Simulation de la conception structurelle d'un protocole de bus haute performance avancé

Name: Simulation de la conception structurelle d'un protocole de bus haute performance avancé
Brand: Editions Notre Savoir
SKU: 9786204286440
Price: 149.41 PLN
Availability: InStock

Autor: Abhishek Choubey, Rishabh Singh Kurmi

Język:

Oprawa: Miękka

Wydawca: Editions Notre Savoir

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149.41 zł

Les problèmes actuels dans les industries sont dus à l'absence de transfert de données approprié ent...

Informacje o książce

Autor

Abhishek Choubey, Rishabh Singh Kurmi

Język

Francuski

Oprawa

Książka - Miękka

Data wydania

2021

strony

EAN

9786204286440

ISBN

6204286447

Enbook ID

38352256

Wydawca

Editions Notre Savoir

Waga

131

Wymiary

150 x 220 x 5

Pełny opis

Les problèmes actuels dans les industries sont dus à l'absence de transfert de données approprié entre les coeurs IP sur le système sur puce (SOC). Ces derniers jours, le développement des puces SOC et des noyaux IP réutilisables a reçu une priorité plus élevée en raison de son moindre coût et de la réduction de la période de mise sur le marché. C'est ainsi que se pose la question majeure et très sensible de l'interfaçage de ces coeurs IP. Ces interfaces jouent un rôle vital dans le SOC et doivent être soignées en raison de la communication entre les propriétés des coeurs IP. La communication entre les différents coeurs IP doit avoir un flux de données sans perte et doit également être flexible pour le concepteur. Pour résoudre ce problème, les bus de protocole standard sont utilisés afin d'interfacer les deux noyaux IP. Ici, la perte de données dépend des normes des protocoles utilisés. La plupart des coeurs IP d'ARM utilisent l'AMBA (Advanced Micro controller Bus Architecture) qui possède le AHB (Advanced High-Performance Bus). Ce bus a ses propres avantages et sa propre flexibilité. Une interface AHB complète est utilisée pour les maîtres de bus, les blocs de mémoire sur puce, les interfaces de mémoire externe, les périphériques à large bande passante avec interfaces FIFO et les périphériques esclaves DMA.

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