Formal Semantics and Proof Techniques for Optimizing VHDL Models

Name: Formal Semantics and Proof Techniques for Optimizing VHDL Models
Brand: Springer-Verlag New York Inc.
SKU: 9781461373315
Price: 423.12 PLN
Availability: InStock

Autor: Kothanda Umamageswaran, Sheetanshu L. Pandey, Philip A. Wilsey

Język:

Oprawa: Miękka

Wydawca: Springer-Verlag New York Inc.

Dostępność: Dostępna u dostawcy

Wysyłamy za 5-8 dni

423.12 zł

Written expressly for hardware designers, this book presents a formal model of VHDL clearly specifyi...

Informacje o książce

Autor

Kothanda Umamageswaran, Sheetanshu L. Pandey, Philip A. Wilsey

Język

Angielski

Oprawa

Książka - Miękka

Data wydania

1998

strony

158

EAN

9781461373315

ISBN

146137331X

Enbook ID

06796876

Wydawca

Springer-Verlag New York Inc.

Waga

290

Wymiary

155 x 235 x 11

Pełny opis

Written expressly for hardware designers, this book presents a formal model of VHDL clearly specifying both the static and dynamic semantics of VHDL. It provides a mathematical framework for representing VHDL constructs and shows how those constructs can be formally manipulated to reason about VHDL.

Możesz być zainteresowany

Klienci, którzy kupili tę książkę, kupili również

Najczęściej wyszukiwane

Categories

Authors

Publishers

Produkty

Produkty

Najczęściej wyszukiwane

Categories

Authors

Publishers

Produkty

Produkty

Formal Semantics and Proof Techniques for Optimizing VHDL Models

Informacje o książce

Pełny opis

Możesz być zainteresowany

Klienci, którzy kupili tę książkę, kupili również